6-транзисторная ячейка

6-транзисторная ячейка (6T SRAM) — это базовый элемент статической оперативной памяти (SRAM), предназначенный для хранения одного бита информации. Ячейка состоит из шести полевых транзисторов (обычно MOSFET), образующих два инвертора, соединённых в кольцо (триггер), и двух транзисторов доступа, управляющих чтением и записью. В отличие от динамической памяти (DRAM), 6T-ячейка не требует периодической регенерации заряда и сохраняет данные, пока на неё подаётся питание.

История

Разработка статических ячеек памяти началась в 1960-х годах с появлением интегральных схем. Первые SRAM-ячейки строились на биполярных транзисторах, но с развитием КМОП-технологии (комплементарная структура металл-оксид-полупроводник) в 1970-х годах стали преобладать полевые транзисторы. 6-транзисторная конфигурация стала стандартом для высокопроизводительных кэшей процессоров и встроенной памяти благодаря своей надёжности и скорости. К началу 2000-х годов, с переходом на субмикронные техпроцессы, 6T-ячейка оставалась доминирующей, хотя для специализированных задач (например, в системах с низким энергопотреблением) разрабатывались альтернативы (8T, 10T).

Устройство и принцип работы

Схема ячейки

6T-ячейка состоит из двух частей:

Запоминающий элемент — два КМОП-инвертора (каждый из p-канального и n-канального транзистора), соединённых перекрёстными обратными связями. Такая схема представляет собой RS-триггер, который может находиться в одном из двух устойчивых состояний: логический «0» или логическая «1». Выход одного инвертора подключён ко входу другого, что обеспечивает самоподдержание состояния.
Транзисторы доступа — два n-канальных транзистора, которые соединяют запоминающий элемент с битовыми линиями (BL и BLB). Их затворы управляются сигналом строки (Word Line, WL).

Режимы работы

Хранение (режим ожидания): Когда WL = 0 (низкий уровень), транзисторы доступа закрыты, и ячейка изолирована от битовых линий. Триггер сохраняет своё состояние за счёт обратной связи. Ток потребляется только за счёт утечек, что делает ячейку энергозависимой, но статичной.
Чтение: Перед чтением обе битовые линии предварительно заряжаются до высокого уровня (Vdd). Затем WL устанавливается в 1 (высокий уровень), открывая транзисторы доступа. Если в ячейке хранится «1», то на узле Q — высокий уровень, на Q̅ — низкий. Через открытый транзистор доступа на BLB (связанную с Q̅) начинает протекать ток, разряжая её. Разница потенциалов между BL и BLB детектируется усилителем считывания. Если хранится «0», разряжается BL.
Запись: Для записи на битовые линии подаются противоположные потенциалы (например, BL = 1, BLB = 0). При открытии WL (WL = 1) эти потенциалы «пересиливают» состояние триггера, переключая его в новое состояние. После записи WL закрывается, и триггер фиксирует новое значение.

Преимущества и недостатки

Преимущества: Высокая скорость доступа (единицы наносекунд), отсутствие необходимости регенерации, устойчивость к помехам, совместимость с КМОП-технологией.
Недостатки: Большая площадь по сравнению с DRAM-ячейкой (6 транзисторов против 1 транзистора и 1 конденсатора), более высокое энергопотребление в активном режиме, чувствительность к мягким ошибкам (например, от альфа-частиц).

Классификация и варианты

По технологии изготовления

Планарная КМОП — классическая структура, используемая в техпроцессах до 28 нм. Транзисторы расположены на поверхности кремния.
FinFET — с переходом на техпроцессы 22 нм и ниже (например, 14 нм, 7 нм) применяются трёхмерные транзисторы (FinFET), которые обеспечивают лучший контроль канала и снижают утечки. 6T-ячейка на FinFET имеет более компактную компоновку.
SOI (кремний на изоляторе) — используется в радиационно-стойких и высокопроизводительных приложениях, уменьшает паразитные ёмкости.

По назначению

Стандартная 6T — для кэшей процессоров (L1, L2, L3) и встроенной памяти в микроконтроллерах.
Низковольтная 6T — оптимизирована для работы при пониженном напряжении питания (например, 0,5–0,8 В), с использованием транзисторов с разными порогами включения.
Высокоскоростная 6T — с увеличенными размерами транзисторов для снижения времени доступа, но с большей площадью.

Альтернативные конфигурации

8T-ячейка — добавляет два транзистора для разделения линий чтения и записи, что улучшает стабильность при низком напряжении.
10T-ячейка — используется в радиационно-стойких схемах, повышает устойчивость к сбоям.
Ячейка с резистивной нагрузкой — в ранних SRAM вместо p-канальных транзисторов использовались резисторы, но это увеличивало статическое энергопотребление.

Применение

6-транзисторные ячейки являются основой статической памяти, которая широко применяется в:

Кэш-память процессоров — L1, L2, L3 кэши в центральных процессорах (Intel, AMD, ARM) и графических процессорах (NVIDIA, AMD). Например, в процессорах Intel Core i9-13900K кэш L2 объёмом 32 МБ построен на 6T-ячейках.
Встроенная память в микроконтроллерах и SoC — для хранения конфигурационных данных, регистров, буферов. Примеры: STM32, ESP32, Raspberry Pi RP2040.
FPGA и CPLD — для реализации блоков памяти (BRAM) и регистров.
Сетевые устройства — буферы в маршрутизаторах и коммутаторах (например, в Cisco Catalyst).
Промышленная и автомобильная электроника — где требуется высокая надёжность и скорость (например, в системах управления двигателем).

Характеристики и параметры

Площадь ячейки: В современных техпроцессах (например, 7 нм) площадь 6T-ячейки составляет около 0,1–0,2 мкм². Для сравнения, в 180 нм техпроцессе — около 10–15 мкм².
Время доступа: Типично 1–5 нс для кэшей L1, до 10–20 нс для встроенной SRAM.
Напряжение питания: От 0,5 В (низковольтные варианты) до 1,2–1,8 В (стандартные КМОП).
Энергопотребление: Статическое — единицы нВт на ячейку (за счёт токов утечки), динамическое — зависит от частоты переключения (например, 10–50 мкВт/МГц на блок памяти).
Надёжность: Устойчивость к сбоям (SNM — Static Noise Margin) — ключевой параметр, определяющий запас помехоустойчивости. Для 6T-ячейки SNM составляет 100–300 мВ в зависимости от техпроцесса.

Проблемы и ограничения

Масштабирование: С уменьшением техпроцесса (ниже 10 нм) возрастают токи утечки, снижается стабильность (уменьшается SNM), увеличивается разброс параметров транзисторов. Это требует использования сложных схем компенсации (например, adaptive body biasing).
Мягкие ошибки: Воздействие альфа-частиц или нейтронов может переключить состояние ячейки. Для защиты применяются схемы коррекции ошибок (ECC) и радиационно-стойкие топологии.
Энергопотребление: В активном режиме SRAM потребляет больше энергии, чем DRAM, что ограничивает её использование в мобильных устройствах с батарейным питанием.

Интересные факты

В 6T-ячейке соотношение размеров транзисторов (например, ширины канала) критически важно для обеспечения стабильности чтения и записи. Обычно транзисторы инверторов делают в 2–3 раза шире транзисторов доступа.
Первые коммерческие SRAM на 6T-ячейках появились в 1970-х годах (например, Intel 2101, 1975 год).
В современных процессорах кэш-память на 6T-ячейках занимает до 50–70% площади кристалла (например, в Apple M1 Ultra — около 60%).
Для снижения энергопотребления в режиме ожидания применяется отключение питания (power gating) отдельных банков SRAM.

Источники

J. M. Rabaey, A. Chandrakasan, B. Nikolic. «Digital Integrated Circuits: A Design Perspective» (2nd ed.), Prentice Hall, 2003.
N. H. E. Weste, D. M. Harris. «CMOS VLSI Design: A Circuits and Systems Perspective» (4th ed.), Addison-Wesley, 2011.
S. M. Kang, Y. Leblebici. «CMOS Digital Integrated Circuits: Analysis and Design» (3rd ed.), McGraw-Hill, 2003.
International Technology Roadmap for Semiconductors (ITRS), 2015–2020.
Техническая документация Intel (Intel 64 and IA-32 Architectures Optimization Reference Manual), 2023.

BFOmetr — база данных и аналитика по компаниям России.

На главную BFOmetr →