Кэш TLB

Кэш TLB (от англ. Translation Lookaside Buffer, буфер быстрого преобразования адресов) — это специализированный высокоскоростной кэш в процессоре, предназначенный для ускорения трансляции виртуальных адресов в физические. Он хранит недавно использованные соответствия между страницами виртуальной памяти и физическими страницами, позволяя избежать обращения к более медленным таблицам страниц в оперативной памяти. TLB является ключевым компонентом системы управления памятью современных процессоров, критически влияющим на производительность вычислительных систем.

Принцип работы

В современных операционных системах используется виртуальная память, где каждый процесс работает с собственным виртуальным адресным пространством. При обращении к памяти процессор должен преобразовать виртуальный адрес в физический, для чего выполняется поиск в таблицах страниц — структурах данных, хранящихся в оперативной памяти. Этот процесс называется трансляцией адресов и включает несколько этапов, включая обход многоуровневых таблиц. TLB кэширует результаты таких трансляций, чтобы при повторных обращениях к тем же страницам памяти избежать дорогостоящих обращений к оперативной памяти.

Процесс трансляции с TLB

Процессор генерирует виртуальный адрес.
Аппаратура проверяет наличие записи для данного виртуального адреса в TLB.
Если запись найдена (попадание в TLB, TLB hit), физический адрес извлекается из TLB и используется для доступа к памяти. Это занимает всего один такт процессора.
Если запись не найдена (промах TLB, TLB miss), процессор инициирует аппаратный обход таблиц страниц (или программный, в зависимости от архитектуры). После получения физического адреса новая запись загружается в TLB, вытесняя старую по одному из алгоритмов замещения.

Аппаратный и программный обход

В архитектуре x86 (Intel, AMD) обход таблиц страниц при промахе TLB выполняется аппаратно — блок управления памятью (MMU) автоматически проходит по структурам таблиц. В некоторых архитектурах (например, ранние MIPS) промах TLB вызывал исключение, обрабатываемое операционной системой, которая вручную загружала нужную запись в TLB.

Структура и организация

TLB представляет собой ассоциативную память (CAM — content-addressable memory), где поиск ведётся по содержимому, а не по адресу. Каждая запись TLB содержит:

Тег — часть виртуального адреса (обычно номер виртуальной страницы).
Физический номер страницы — соответствующий физический адрес.
Биты атрибутов — флаги доступа (чтение/запись/исполнение), бит присутствия, бит модификации, информация о кэшировании, идентификатор адресного пространства (ASID) для поддержки нескольких процессов.

Типы TLB по организации

Полностью ассоциативный TLB — любая запись может храниться в любой позиции. Обеспечивает минимальное количество конфликтов, но требует сложной схемы сравнения, что ограничивает размер (обычно до 64–128 записей).
Наборно-ассоциативный TLB (set-associative) — кэш разбит на наборы, каждый виртуальный адрес отображается в конкретный набор. Компромисс между скоростью и ёмкостью. Используется в большинстве современных процессоров.
Прямое отображение (direct-mapped) — каждый адрес отображается ровно в одну позицию. Простейшая реализация, но с высоким уровнем конфликтов.

Многоуровневая организация

Современные процессоры обычно имеют два уровня TLB:

L1 TLB — небольшой (16–64 записи), очень быстрый, часто раздельный для инструкций (ITLB) и данных (DTLB).
L2 TLB — больший (512–2048 записей), объединённый для инструкций и данных, с чуть большей задержкой.

Например, в процессорах Intel Core архитектуры Skylake L1 TLB для данных содержит 64 записи, L2 TLB — 1536 записей.

Размер страницы

Размер страницы виртуальной памяти влияет на эффективность TLB. Стандартный размер страницы в x86 — 4 КБ. При большом размере страницы (например, 2 МБ — «большие страницы», или 1 ГБ — «гигантские страницы») одна запись TLB покрывает больший диапазон памяти, что увеличивает коэффициент попаданий. Это особенно важно для приложений с большими рабочими наборами данных (базы данных, виртуализация, HPC).

Виды TLB

По типу данных

ITLB (Instruction TLB) — кэширует трансляции для страниц, содержащих исполняемый код.
DTLB (Data TLB) — для страниц с данными.
Объединённый TLB (Unified TLB) — обслуживает и инструкции, и данные.

По способу обслуживания

Аппаратно управляемый TLB — обновляется автоматически блоком MMU при промахе. Типичен для x86 и ARM.
Программно управляемый TLB — операционная система отвечает за загрузку записей. Использовался в MIPS, SPARC, некоторых архитектурах PowerPC.

Влияние на производительность

Производительность подсистемы памяти сильно зависит от коэффициента попаданий в TLB (hit rate). Промах TLB приводит к задержке в десятки или сотни тактов, необходимых для обхода таблиц страниц. Типичный коэффициент попаданий в L1 TLB — 99% и выше. Однако приложения с большим рабочим набором, не помещающимся в TLB, могут страдать от частых промахов.

Факторы, влияющие на эффективность TLB

Размер TLB — чем больше записей, тем выше вероятность попадания.
Размер страницы — большие страницы увеличивают покрытие одной записи.
Локальность обращений — пространственная и временная локальность улучшают попадания.
Алгоритм замещения — обычно используется LRU (наименее недавно использованный) или его приближения.
Контекстные переключения — при смене процесса TLB может быть сброшен (flushed), если не поддерживает ASID.

ASID (Address Space Identifier)

Для избежания полного сброса TLB при переключении контекста современные процессоры поддерживают тегирование записей идентификатором адресного пространства (ASID). Это позволяет хранить в TLB записи для нескольких процессов одновременно, что значительно снижает накладные расходы на контекстные переключения.

Применение и значение

TLB является неотъемлемой частью любого современного процессора общего назначения. Его значение особенно велико в:

Операционных системах — поддержка виртуальной памяти, разделение процессов, защита памяти.
Виртуализации — вложенная трансляция адресов (EPT в Intel, NPT в AMD) требует дополнительных уровней TLB (TLB второго уровня — nested TLB).
Высокопроизводительных вычислениях (HPC) — приложения с большими объёмами данных критически зависят от эффективности TLB.
Базах данных и СУБД — интенсивные операции с памятью требуют высокой скорости трансляции.
Графических процессорах (GPU) — современные GPU также имеют TLB для управления виртуальной памятью.

Интересные факты

Первый коммерческий процессор с TLB — IBM System/370 Model 158 (1972 год).
В процессорах x86-64 используется 4-уровневая таблица страниц, что делает промах TLB особенно дорогим (до 4 обращений к памяти).
Некоторые архитектуры (например, ARMv8-A) поддерживают «конфигурируемый TLB» — размер страниц может варьироваться динамически.
В суперкомпьютерах и серверных процессорах TLB может содержать тысячи записей (например, 4096 в некоторых моделях IBM POWER).
Технология «больших страниц» (Huge Pages) в Linux и Windows позволяет приложениям явно запрашивать страницы размером 2 МБ или 1 ГБ, что существенно снижает количество промахов TLB.

Критика и ограничения

Энергопотребление — ассоциативная память потребляет больше энергии, чем обычная SRAM, что критично для мобильных устройств.
Сложность проектирования — увеличение размера TLB замедляет время доступа и усложняет схему сравнения.
Уязвимости — атаки по сторонним каналам, такие как Meltdown и Spectre, используют особенности работы TLB и спекулятивного исполнения для извлечения данных.
Неравномерность покрытия — при большом количестве мелких страниц TLB быстро переполняется, что снижает производительность.

Источники

Hennessy, J. L., Patterson, D. A. Computer Architecture: A Quantitative Approach. 6th ed., Morgan Kaufmann, 2017.
Intel Corporation. Intel 64 and IA-32 Architectures Software Developer’s Manual. Volume 3A: System Programming Guide.
ARM Limited. ARM Architecture Reference Manual ARMv8-A.
Jacob, B., Ng, S., Wang, D. Memory Systems: Cache, DRAM, Disk. Morgan Kaufmann, 2008.
Документация ядра Linux: Documentation/admin-guide/mm/hugetlbpage.rst.

BFOmetr — база данных и аналитика по компаниям России.

На главную BFOmetr →