Планарный процесс

Планарный процесс — это технологический метод изготовления полупроводниковых приборов и интегральных микросхем, основанный на последовательном формировании на поверхности монокристаллической кремниевой пластины (подложки) слоёв диэлектриков, проводников и полупроводников с помощью фотолитографии, травления, легирования и осаждения. Ключевой особенностью планарного процесса является то, что все операции производятся на одной плоской поверхности подложки, а активные и пассивные элементы (транзисторы, резисторы, конденсаторы) создаются в тонком приповерхностном слое, что обеспечивает высокую степень интеграции, воспроизводимость и миниатюризацию.

История

Предпосылки и изобретение

До середины 1950-х годов полупроводниковые приборы (диоды, транзисторы) изготавливались по меза-технологии, при которой активные области формировались на выступающих участках кристалла, а соединения между ними выполнялись проволочными перемычками. Этот метод был трудоёмким, ненадёжным и не позволял создавать сложные схемы.

В 1959 году инженер компании Fairchild Semiconductor Жан Эрни (Jean Hoerni) предложил принципиально новый подход — планарную технологию. Он предложил использовать слой диоксида кремния (SiO₂) в качестве маски для диффузии примесей и одновременно как защитный слой, пассивирующий поверхность кремния. Это позволило формировать все области транзистора (эмиттер, базу, коллектор) в одной плоскости, не прибегая к вырезанию меза-структур.

Развитие и внедрение

В 1960 году Роберт Нойс (Robert Noyce), также из Fairchild, развил идею Эрни, предложив соединять отдельные элементы на пластине с помощью тонких металлических дорожек, изолированных от подложки слоем SiO₂. Это стало основой для создания первой интегральной схемы (ИС) по планарной технологии. В 1961 году Fairchild Semiconductor выпустила первую коммерческую планарную ИС — триггер на четырёх транзисторах.

В 1960-х годах планарный процесс быстро вытеснил меза-технологию, став стандартом в полупроводниковой промышленности. Его развитие привело к появлению биполярных, а затем и МОП-транзисторов (металл-оксид-полупроводник), что открыло путь к созданию микропроцессоров и микросхем памяти.

Современное состояние

Начиная с 1970-х годов, планарный процесс непрерывно совершенствовался: уменьшались проектные нормы (размеры элементов), внедрялись новые материалы (поликремний, силициды, low-k диэлектрики), усложнялась фотолитография (глубокий ультрафиолет, экстремальный ультрафиолет). Современные технологии (например, 7 нм, 5 нм, 3 нм) по-прежнему базируются на принципах планарного процесса, хотя для суб-5 нм норм всё чаще применяются трёхмерные структуры (FinFET, GAAFET), которые являются его эволюцией.

Основные этапы планарного процесса

Планарный процесс включает несколько ключевых операций, которые многократно повторяются для формирования различных слоёв и структур.

1. Подготовка подложки

Исходным материалом служит монокристаллический кремний высокой чистоты (99,9999 %). Его выращивают методом Чохральского, затем разрезают на тонкие пластины (диаметром от 100 до 300 мм), шлифуют, полируют и очищают. Пластины имеют определённый тип проводимости (p- или n-тип) и кристаллографическую ориентацию (обычно (100) или (111)).

2. Окисление (термическое окисление)

Пластину помещают в печь с кислородом или водяным паром при высокой температуре (900–1200 °C). На поверхности кремния образуется слой диоксида кремния (SiO₂) толщиной от нескольких нанометров до нескольких микрометров. Этот слой выполняет функции:

• маски для последующего легирования;
• изоляции между элементами;
• подзатворного диэлектрика в МОП-транзисторах.

3. Фотолитография

На слой SiO₂ наносят фоторезист — светочувствительный полимер. Через фотошаблон (маску) пластину засвечивают ультрафиолетовым излучением. После проявления на пластине остаётся рисунок из фоторезиста, который защищает нижележащие участки SiO₂ от травления. Фотолитография определяет минимальные размеры элементов (проектную норму).

4. Травление

Участки SiO₂, не защищённые фоторезистом, удаляют (обычно плазмохимическим или жидкостным травлением). После удаления фоторезиста на пластине остаётся окно в слое SiO₂, открывающее поверхность кремния.

5. Легирование (диффузия или ионная имплантация)

В открытые окна вводят примеси (доноры — фосфор, мышьяк; акцепторы — бор, алюминий) для изменения типа проводимости и концентрации носителей заряда. Это может быть:

• Диффузия — нагрев пластины в газовой среде, содержащей примесь (при 900–1200 °C). Примесь проникает в кремний на глубину до нескольких микрометров.
• Ионная имплантация — бомбардировка пластины ионами примеси, ускоренными до энергий 10–200 кэВ. Метод позволяет точнее контролировать глубину и концентрацию легирования, но требует последующего отжига для восстановления кристаллической решётки.

6. Осаждение слоёв

Для формирования изолирующих, проводящих или полупроводниковых слоёв используют различные методы:

• Химическое осаждение из газовой фазы (CVD) — например, осаждение поликремния, нитрида кремния (Si₃N₄), диоксида кремния.
• Физическое осаждение (PVD) — напыление металлов (алюминий, медь, титан, вольфрам) в вакууме.
• Электрохимическое осаждение — для медных соединений.

7. Металлизация

На последних этапах на пластину наносят слой металла (обычно алюминий или медь), который затем фотолитографически и травлением превращают в систему межсоединений — дорожек, соединяющих отдельные транзисторы, конденсаторы и другие элементы. Для современных многослойных схем используют до 10–15 слоёв металлизации, разделённых диэлектрическими слоями.

8. Пассивация и тестирование

Готовую пластину покрывают защитным слоем (например, нитридом кремния или полиимидом), предохраняющим от внешних воздействий. Затем пластину разрезают на отдельные кристаллы (чипы), которые тестируют на электрические параметры.

Классификация планарных технологий

Планарный процесс различается по типу используемых транзисторов и материалов.

По типу транзисторов

• Биполярная планарная технология — формирует n-p-n или p-n-p транзисторы. Используется для аналоговых и мощных схем.
• МОП-технология (CMOS) — основана на комплементарных МОП-транзисторах (n-канальных и p-канальных). Доминирует в цифровых интегральных схемах (микропроцессоры, память, логика) благодаря низкому энергопотреблению.
• БиКМОП (BiCMOS) — комбинирует биполярные и МОП-транзисторы на одном кристалле для высокоскоростных и аналоговых приложений.

По масштабу интеграции

• SSI (Small-Scale Integration) — до 100 транзисторов на кристалл.
• MSI (Medium-Scale Integration) — до 1000 транзисторов.
• LSI (Large-Scale Integration) — до 100 000 транзисторов.
• VLSI (Very Large-Scale Integration) — от 100 000 до 10 000 000 транзисторов.
• ULSI (Ultra Large-Scale Integration) — более 10 000 000 транзисторов.

По размеру проектной нормы

• Микронные (1–10 мкм) — 1970–1980-е годы.
• Субмикронные (0,1–1 мкм) — 1990-е годы.
• Нано- и субнанометровые (менее 100 нм) — с 2000-х годов.

Применение

Планарный процесс является основой для производства подавляющего большинства современных полупроводниковых приборов:

• Микропроцессоры (CPU, GPU) — центральные и графические процессоры.
• Микросхемы памяти — DRAM, SRAM, флеш-память (NAND, NOR).
• Аналоговые и смешанные микросхемы — операционные усилители, АЦП/ЦАП, датчики.
• Силовая электроника — MOSFET, IGBT, диоды Шоттки.
• Микроэлектромеханические системы (МЭМС) — акселерометры, гироскопы, микрофоны.
• Оптоэлектроника — светодиоды, фотодетекторы, лазерные диоды (на основе GaAs, InP и других полупроводников).

Преимущества и недостатки

Преимущества

• Высокая степень интеграции — возможность размещения миллиардов транзисторов на одном кристалле.
• Воспроизводимость — все операции автоматизированы, что обеспечивает стабильное качество.
• Миниатюризация — уменьшение размеров устройств и энергопотребления.
• Низкая стоимость в массовом производстве — себестоимость одного транзистора составляет доли цента.
• Надёжность — защита элементов слоем диоксида кремния и пассивацией.

Недостатки

• Высокая стоимость оборудования — установки для фотолитографии, травления и осаждения стоят миллионы долларов.
• Сложность и длительность процесса — изготовление современного чипа может занимать несколько месяцев и включать сотни операций.
• Ограничения по минимальным размерам — при уменьшении норм ниже 5 нм возникают квантовые эффекты, утечки тока и проблемы с теплоотводом.
• Чувствительность к загрязнениям — требуется чистота воздуха класса ISO 1 (менее 10 частиц на кубический метр).

Интересные факты

• Первая интегральная схема, созданная по планарной технологии, содержала всего 4 транзистора и 6 резисторов.
• Слой диоксида кремния, используемый в планарном процессе, является тем же материалом, что и обычный кварцевый песок.
• Современный микропроцессор (например, Intel Core i9) содержит более 10 миллиардов транзисторов, каждый из которых имеет размеры в десятки нанометров.
• Планарный процесс позволил снизить стоимость одного транзистора с нескольких долларов в 1960-х до миллиардных долей доллара в 2020-х.

Источники

• М. И. Елинсон, «Планарная технология интегральных схем», 1988.
• С. М. Зи, «Физика полупроводниковых приборов», 1984.
• J. D. Plummer, M. D. Deal, P. B. Griffin, «Silicon VLSI Technology: Fundamentals, Practice, and Modeling», 2000.
• История развития полупроводниковой промышленности (IEEE Solid-State Circuits Society).
• Технические публикации компаний Intel, TSMC, Samsung.