Язык описания аппаратуры¶

Язык описания аппаратуры (Hardware Description Language, HDL) — это формальный язык программирования, предназначенный для моделирования, проектирования, симуляции и верификации цифровых электронных схем и систем. В отличие от обычных языков программирования (например, C или Python), которые описывают последовательность выполнения инструкций, HDL описывает структуру и поведение аппаратных компонентов, таких как логические вентили, регистры, мультиплексоры и их соединения. Основными представителями являются VHDL и Verilog (включая SystemVerilog), а также более старые языки, такие как AHDL и Altera HDL.

¶История

¶Ранние этапы

До появления HDL проектирование цифровых схем выполнялось вручную с использованием принципиальных схем, таблиц истинности и логических уравнений. С ростом сложности интегральных схем (например, микропроцессоров) ручной подход стал непрактичным. В 1970-х годах начали разрабатываться первые языки для описания аппаратуры, такие как ISP (Instruction Set Processor) и CDL (Computer Design Language), которые использовались в академических целях.

¶Разработка VHDL

В 1980-х годах Министерство обороны США инициировало проект VHDL (Very High Speed Integrated Circuit Hardware Description Language) в рамках программы VHSIC. Целью было создание единого стандарта для документирования и моделирования цифровых схем. Первая версия VHDL была опубликована в 1987 году как стандарт IEEE 1076. VHDL стал первым широко распространённым языком описания аппаратуры, поддерживающим как поведенческое, так и структурное описание.

¶Разработка Verilog

Verilog был разработан компанией Gateway Design Automation в 1984 году. В 1990 году права на язык перешли к Cadence Design Systems, а в 1995 году Verilog был стандартизирован как IEEE 1364. Verilog изначально был более простым и интуитивным, чем VHDL, что способствовало его популярности в коммерческом проектировании. В 2005 году появился SystemVerilog (IEEE 1800), который расширил возможности Verilog для верификации и моделирования.

¶Современное состояние

Начиная с 2000-х годов, HDL стали основным инструментом проектирования цифровых систем. Современные САПР (системы автоматизированного проектирования), такие как Vivado (Xilinx), Quartus (Intel) и ModelSim, поддерживают VHDL, Verilog и SystemVerilog. Также существуют языки высокого уровня, такие как SystemC и Chisel, которые используют концепции HDL, но работают на более абстрактном уровне.

¶Классификация

¶По уровню абстракции

• Поведенческое описание (Behavioral) — описывает логику работы схемы без указания конкретной структуры. Например, оператор if или case в VHDL или Verilog.
• Структурное описание (Structural) — описывает соединение компонентов (вентилей, триггеров, модулей). Используется для точного воспроизведения топологии схемы.
• Потоковое описание (Dataflow) — описывает потоки данных между регистрами и комбинационными элементами, часто с использованием непрерывных присваиваний (assign в Verilog).

¶По типу

• Традиционные HDL: VHDL, Verilog, SystemVerilog.
• Высокоуровневые HDL: SystemC (C++ библиотека для моделирования), Chisel (Scala-подобный язык), Bluespec (функциональный язык).
• Специализированные HDL: AHDL (Altera), Lola (для обучения), Handel-C (для ПЛИС).

¶Основные характеристики

¶Синтаксис и семантика

• Параллелизм: HDL-описания выполняются параллельно, отражая параллельную природу аппаратуры. Например, в Verilog блок always выполняется одновременно с другими блоками.
• Временные конструкции: HDL поддерживают моделирование задержек и тактовых сигналов. Например, оператор #10 в Verilog задаёт задержку в 10 единиц времени.
• Типы данных: Включают биты (bit), векторы (std_logic_vector в VHDL, reg в Verilog), целые числа, перечисления и массивы.
• Модульность: HDL позволяют создавать модули (entity в VHDL, module в Verilog), которые могут быть повторно использованы и соединены.

¶Синтез и симуляция

• Синтез — преобразование HDL-описания в логическую схему (нетлист). Синтезируемое подмножество HDL ограничено: не все конструкции (например, wait или initial в Verilog) могут быть синтезированы.
• Симуляция — проверка поведения схемы на уровне HDL. Симуляторы (например, ModelSim, VCS) позволяют отлаживать логику до физической реализации.

¶Применение

¶Проектирование ПЛИС и ASIC

HDL являются основным инструментом для проектирования программируемых логических интегральных схем (ПЛИС) и заказных интегральных схем (ASIC). Инженеры описывают логику на HDL, затем синтезируют её в конфигурацию для ПЛИС (например, Xilinx, Intel) или в маску для ASIC.

¶Верификация

Языки описания аппаратуры широко используются для верификации — проверки корректности проектов. SystemVerilog и VHDL включают средства для написания тестовых стендов (testbenches), генерации случайных тестов и проверки формальных свойств.

¶Образование

HDL изучаются в курсах цифровой схемотехники и архитектуры компьютеров. Например, студенты описывают простые процессоры (MIPS, RISC-V) на Verilog или VHDL.

¶Примеры

¶Пример на Verilog (модуль D-триггера)

``verilog module d_flip_flop ( input clk, input d, output reg q ); always @(posedge clk) begin q <= d; end endmodule ``

¶Пример на VHDL (сумматор)

```vhdl entity adder is port ( a, b : in std_logic_vector(3 downto 0); sum : out std_logic_vector(3 downto 0); carry : out std_logic ); end entity adder;

architecture behavioral of adder is begin process(a, b) variable temp : std_logic_vector(4 downto 0); begin temp := ('0' & a) + ('0' & b); sum <= temp(3 downto 0); carry <= temp(4); end process; end architecture behavioral; ```

¶Критика

• Сложность синтаксиса: VHDL и Verilog имеют громоздкий синтаксис, особенно для начинающих. Например, в VHDL необходимо объявлять сигналы и порты с явным указанием типов.
• Ограниченная абстракция: Традиционные HDL не поддерживают объектно-ориентированное программирование, что затрудняет повторное использование кода.
• Синтезируемые ограничения: Не все конструкции HDL могут быть синтезированы, что требует от разработчика знания синтезируемого подмножества.
• Конкуренция с высокоуровневыми языками: SystemC и Chisel предлагают более высокий уровень абстракции, но требуют дополнительных инструментов и не всегда обеспечивают такую же точность моделирования.

¶Интересные факты

• VHDL изначально создавался как язык для документирования, а не для синтеза, поэтому его синтаксис ближе к языкам программирования общего назначения, таким как Ada.
• Verilog был вдохновлён языком C, что сделало его более привычным для программистов.
• Первый HDL-синтезатор был разработан в 1980-х годах компанией Synopsys, что стало революцией в проектировании цифровых схем.

¶Источники

• IEEE Standard VHDL Language Reference Manual (IEEE 1076-2019)
• IEEE Standard for Verilog Hardware Description Language (IEEE 1364-2005)
• IEEE Standard for SystemVerilog (IEEE 1800-2017)
• «Digital Design: Principles and Practices» by John F. Wakerly
• «HDL Chip Design» by Douglas J. Smith
• Документация САПР Xilinx Vivado и Intel Quartus